Combien de transistors sur une tête d'épingle ? L'échelle du silicium moderne
Il n'y a pas de réponse unique — la taille de la tête d'épingle varie, et la densité transistors double tous les ~2 ans (Loi Moore). Mais nous pouvons donner des chiffres vertigineux illustrant l'échelle.
Les variables
- Surface tête épingle : Épingle couture standard ~1,5–2 mm diamètre → ~1,8–3,1 mm²
- Taille transistor (nœud technologique) : Nommée par taille caractéristique minimale (longueur grille)
- 28 nm (2011) : ~0,1 µm² par transistor (cellule simple)
- 7 nm (2018) : ~0,027 µm² (cellule SRAM)
- 5 nm (2020) : ~0,02 µm²
- 3 nm (2022) : ~0,01 µm²
- 2 nm (2025+) : ~0,006 µm² projeté
- Surcoût empaquetage : Vraies puces besoin interconnexions, grille alimentation, espacement — 2–5× surface cellule
Calculs approximatifs
| Nœud | Densité effective (transistors/mm²) | Transistors sur 2 mm² tête épingle |
|---|---|---|
| 28 nm | ~5–10 millions | 10–20 millions |
| 7 nm | ~50–100 millions | 100–200 millions |
| 5 nm | ~80–150 millions | 160–300 millions |
| 3 nm | ~150–300 millions | 300–600 millions |
| 2 nm (proj.) | ~300–500 millions | 600 M–1 milliard |
Points de référence réels
- Apple M2 (5 nm, 155 mm²) : 20 milliards transistors → 129 M/mm²
- NVIDIA H100 (4N/5 nm, 814 mm²) : 80 milliards → 98 M/mm²
- Intel 4 (classe 7 nm) : ~200 M transistors/mm² (logique + SRAM)
- Cache SRAM : Plus dense — cellule 6T à ~0,02 µm² (5 nm) → 50 M cellules/mm² = 300 M transistors/mm²
Donc : Centaines de millions à milliards
Une tête d'épingle pourrait contenir 100 millions à 1+ milliard transistors à la densité de pointe actuelle. C'est un CPU entier époque 2010 (ou un microcontrôleur 2024 modeste) sur la pointe d'une épingle.
Pourquoi cela importe
- Densité puissance : 100 W/cm²+ → empilement 3D, refroidissement avancé
- Délai interconnexions : Fils ne scalent pas comme transistors — délai RC domine
- Rendement : Densité défauts ~0,1/cm² → grosses puces nécessitent redondance (réparation SRAM)
- Coût : 10 000–20 000 $ par wafer — économie pousse chiplet/intégration 3D
Limites physiques
- Espacement atomique : Réseau Si 0,543 nm. Nœud 2 nm = ~37 atomes grille. On approche murs durs.
- Effet tunnel quantique : Oxyde grille < 1 nm → fuite. Diélectriques haute-κ (HfO₂) prolongent mais pas indéfiniment.
- Évacuation chaleur : Empilement 3D (TSV, hybrid bonding) déplace chaleur verticalement — encore non résolu à grande échelle.
L'analogie tête d'épingle n'est pas qu'anecdote — c'est un rappel qu'on construit de la complexité à l'échelle quasi-atomique. La prochaine décennie passe de « transistors plus petits » à « intégration 3D plus intelligente ».