Le contrôleur mémoire : comment les CPU récupèrent les données depuis la DRAM
Le composant responsable de la récupération d'une ligne spécifique de données depuis la mémoire système (DRAM) et de son placement sur le bus mémoire externe est le contrôleur mémoire. Depuis le milieu des années 2000 (AMD K8, Intel Nehalem), cette logique critique a été intégrée directement sur le die du CPU en tant que contrôleur mémoire intégré (IMC), éliminant le goulot d'étranglement du bus frontal (FSB) qui affectait les architectures antérieures où le contrôleur résidait dans le chipset Northbridge.
Fonctions principales du contrôleur mémoire
- Décodage d'adresse : Traduit l'adresse physique du CPU en géométrie DRAM spécifique : Rangée, Colonne, Banque et Rang.
- Activation de rangée (ACT) : Émet la commande ACT pour ouvrir une rangée, verrouillant les données dans le tampon de rangée via les amplificateurs de détection.
- Lecture/Écriture de colonne (RD/WR) : Sélectionne la/les colonne(s) spécifique(s) dans la rangée ouverte. Les données sont généralement transférées par rafales de lignes de cache de 64 octets (8 cycles × bus 64 bits).
- Précharge (PRE) : Ferme la rangée active, préparant la banque pour la prochaine commande ACT.
- Gestion du rafraîchissement : Émet des commandes de rafraîchissement automatique périodiques (tREFI) pour prévenir la perte de données due à la fuite de charge des condensateurs.
- Application des temporisations : Applique strictement les paramètres de temporisation DRAM critiques : tRCD (délai RAS-à-CAS), tRP (précharge de rangée), tRAS (actif-à-précharge), tRC (cycle de rangée), tCCD (CAS-à-CAS), tFAW (fenêtre de 4 activations), tRRD (délai RAS-à-RAS).
- Ordonnancement et arbitrage : Utilise des algorithmes comme FR-FCFS (First-Ready First-Come-First-Served) et files de priorité pour optimiser bande passante et latence pour cœurs CPU, GPU et moteurs DMA.
Intégration moderne : contrôleurs mémoire sur die
Le déplacement du contrôleur sur le die a été un tournant majeur. L'IMC se connecte à la DRAM via des interfaces série à haute vitesse (DDR4, DDR5, LPDDR5X) fonctionnant à 3200–8000+ MT/s. Les CPU modernes exploitent des architectures multi-canaux (dual, quad, ou octo-canal) pour faire évoluer la bande passante linéairement, alimentant l'appétit insatiable en données des cœurs modernes, unités vectorielles et accélérateurs.