Broche READY du microprocesseur 8086 : Signal d'acquittement pour synchronisation bus

Le signal READY : Mécanisme d'acquittement bus du 8086

Dans le 8086, l'entrée READY (broche 22) implémente un protocole d'acquittement permettant aux mémoires/périphériques lents d'insérer des états d'attente dans les cycles de bus.

Fonctionnement

1. Cycle normal : 8086 initie lecture/écriture (T1–T4). READY échantillonné à la fin de T2 et T3.
2. Insertion attente : Si READY = BAS au point d'échantillonnage, 8086 entre en Tw (wait states) — répète T3/T4 jusqu'à READY = HAUT.
3. Reprise : Quand READY échantillonné HAUT, cycle se termine (T4) → données transférées.

Détail temporel

• READY doit être stable t_RYH (setup) avant front descendant CLK en T2/T3.
• Attente minimum : 1 Tw (ajoute 1 cycle horloge).
• Maximum : Illimité (mais minuteurs watchdog recommandés).

Cas d'usage typiques

• ROM/EPROM lente (temps accès > 4 cycles).
• Périphériques 8 bits sur bus 16 bits (deux cycles nécessaires).
• Arbitrage RAM bi-port.
• Résolution contention bus Multibus / bus système.

READY vs Générateur états attente (8284A)

• Le générateur d'horloge 8284A a RDY1, RDY2, AEN1, AEN2 — synchronise READY asynchrone sur CLK.
• Entrée READY du 8086 attend signal synchronisé — connectez sortie READY 8284A à READY 8086.

Contexte moderne

CPU contemporains utilisent contrôleurs mémoire intégrés, PHY DDR, et handshakes AXI/PCIe (VALID/READY) — même concept, bien plus complexe. READY 8086 est l'ancêtre pédagogique.