Guide complet des bus internes ordinateur : Types, fonctions et évolution
Les bus internes forment le système nerveux de tout ordinateur, transportant signaux entre CPU, mémoire, périphériques. Comprendre architectures bus révèle comment données circulent dans un système – et pourquoi goulots performance apparaissent où ils apparaissent.
Bus système fondamentaux
1. Bus d'adresses
Fonction : Transporte adresses mémoire/E/S depuis CPU vers autres composants.
Largeur détermine : Mémoire adressable max (2N octets pour bus N bits).
Exemples : 8086 (20 bits = 1 Mo), 80386 (32 bits = 4 Go), x86-64 (48 bits virtuel = 256 To).
2. Bus de données
Fonction : Chemin bidirectionnel pour transfert données effectif.
Largeur détermine : Taille mot native et débit par cycle.
Exemples : 8088 (8 bits), 8086/286 (16 bits), 386DX/486/Pentium (32 bits), CPU modernes (64 bits).
3. Bus de contrôle
Fonction : Transporte signaux timing et coordination :
• Lecture/Écriture (R/W̅) – Direction transfert données
• Mémoire/E/S (M/IO̅) – Sélection espace adressage
• Horloge (CLK) – Référence synchronisation
• Reset (RESET) – Initialisation système
• Interruptions (INTR, NMI) – Signalement événements asynchrones
• Bus Grant/Request – Handshaking DMA/arbitrage
Bus spécialisés haute vitesse
4. Bus cache (Backside Bus)
Connexion dédiée CPU↔cache L2/L3, généralement plus large (128-512 bits) et plus rapide que bus frontal. CPU modernes intègrent L2/L3 on-die, rendant ce bus interne au package.
5. Front-Side Bus (FSB) / Bus système
Connexion CPU↔Northbridge historique (pre-2009 Intel, pre-2003 AMD). Remplacé par interconnects point-à-point (QPI, HyperTransport, Infinity Fabric).
Bus d'extension E/S (Évolution chronologique)
6. ISA (Industry Standard Architecture)
8 bits (PC/XT), puis 16 bits (AT). 8,33 MHz, 16 Mo/s max. Legacy seulement.
7. EISA / VLB / MCA
Extensions 32 bits éphémères (1988-1995). EISA : 32 bits/8,33 MHz. VLB : Bus local vitesse CPU. MCA : Propriétaire IBM.
8. PCI (Peripheral Component Interconnect)
PCI 2.x : 32 bits/33 MHz = 133 Mo/s (signalisation 5 V/3,3 V)
PCI 3.0/PCI-X : 64 bits/66-133 MHz = 533-1066 Mo/s (serveurs)
9. AGP (Accelerated Graphics Port)
Bus graphique 32 bits dédié (1x/2x/4x/8x = 266-2133 Mo/s). Accès mémoire direct (GART). Remplacé par PCIe.
10. PCI Express (PCIe) — Standard actuel
| Génération | Débit par lane | Bande passante slot x16 | Année |
|---|---|---|---|
| PCIe 1.0 | 250 Mo/s | 4 Go/s | 2003 |
| PCIe 2.0 | 500 Mo/s | 8 Go/s | 2007 |
| PCIe 3.0 | 985 Mo/s | 15,75 Go/s | 2010 |
| PCIe 4.0 | 1,97 Go/s | 31,5 Go/s | 2017 |
| PCIe 5.0 | 3,94 Go/s | 63 Go/s | 2019 |
| PCIe 6.0 | 7,56 Go/s | 121 Go/s | 2022 |
Encodé série, commuté paquets, lanes scalables (x1, x4, x8, x16). Utilisé pour GPU, SSD NVMe, 10GbE+, contrôleurs USB4/TB3.
Interconnects SoC modernes
- AMBA (ARM) : AXI (haute perf), AHB (système), APB (périphérique)
- Intel IDI / Mesh : Tissu on-die cœurs↔cache↔E/S
- AMD Infinity Fabric : Chiplet↔chiplet, CPU↔die E/S
- CXL (Compute Express Link) : Interconnect cache-cohérent basé PCIe pour accélérateurs
Résumé hiérarchie bus
Systèmes modernes utilisent topologie en niveaux :
Cœurs CPU │ (Interconnect on-die : Ring/Mesh/Infinity Fabric) ├── Cache L3 ├── Contrôleurs mémoire (DDR5/LPDDR5) ├── PCIe Root Complex (x16, x4, x4...) │ ├── GPU (x16) │ ├── SSD NVMe (x4) │ ├── Chipset (x4) ──► PCIe addit., SATA, USB, SPI, eMMC │ └── Contrôleur Thunderbolt/USB4 └── Sortie affichage (eDP/DP/HDMI)
Chaque niveau optimise pour ses exigences latence/bande passante/coût. Le concept « bus interne » a évolué de fils parallèles partagés vers liens série point-à-point hiérarchiques – mais le besoin fondamental de déplacer adresses, données, signaux contrôle reste inchangé.