Demi-additionneur & Additionneur complet : Blocs construction logique numérique expliqués
Matériel addition binaire : Du 1-bit au N-bit
Demi-additionneurs et additionneurs complets sont les circuits arithmétiques fondamentaux dans systèmes numériques. Ils implémentent l'addition binaire — base de tout calcul dans processeurs, ALU, et DSP.
Demi-additionneur (HA) : 2 entrées, 2 sorties
Additionne deux bits simples A et B. Pas d'entrée retenue.
Table de vérité
| A | B | Somme (S) | Retenue (C) |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
Implémentation logique
- Somme = A ⊕ B (porte XOR)
- Retenue = A · B (porte ET)
Limitations
- Ne peut accepter retenue entrante bit poids inférieur
- Ne peut chaîner pour addition multi-bits
- Utile seulement pour LSB additionneur ou somme 2 bits autonome
Additionneur complet (FA) : 3 entrées, 2 sorties
Additionne trois bits : A, B, et Retenue entrante (Cin). Produit Somme (S) et Retenue sortante (Cout).
Table de vérité
| A | B | Cin | Somme | Cout |
|---|---|---|---|---|
| 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 1 | 0 |
| 0 | 1 | 0 | 1 | 0 |
| 0 | 1 | 1 | 0 | 1 |
| 1 | 0 | 0 | 1 | 0 |
| 1 | 1 | 0 | 0 | 1 |
| 1 | 0 | 1 | 0 | 1 |
| 1 | 1 | 1 | 1 | 1 |
Implémentation logique
- Somme = A ⊕ B ⊕ Cin (Deux portes XOR : (A⊕B)⊕Cin)
- Cout = (A·B) + (B·Cin) + (A·Cin) (Fonction majorité : 2+ entrées hautes)
- Alternative : Cout = (A·B) + (Cin·(A⊕B)) — moins portes
Additionneur complet depuis deux demi-additionneurs
HA1: A, B → S1, C1 HA2: S1, Cin → Somme, C2 Cout = C1 + C2
Additionneur à retenue propagée N bits
Chaîner N additionneurs complets : Cout(i) → Cin(i+1)
- LSB : Peut utiliser HA (Cin=0) ou FA avec Cin=0
- Délai : tpd ≈ N × tFA (retenue propage tous étages)
- 4 bits : ~4× délai porte ; 32 bits : ~32× — trop lent CPUs haute fréquence
Architectures additionneurs haute performance
| Architecture | Délai | Complexité | Cas usage |
|---|---|---|---|
| Retenue propagée | O(N) | Faible | Petit N, basse vitesse, contrainte surface |
| Retenue anticipée (CLA) | O(log N) | Moyenne | ALU, groupes 4-64 bits |
| Retenue sélectionnée | O(√N) | Moyenne | Chemins données, chaînes retenue FPGA |
| Retenue économisée | O(1) par 3:2 | Faible | Multiplicateurs (arbre Wallace) |
| Kogge-Stone / Brent-Kung | O(log N) | Élevée | CPUs/GPUs haute performance |
Applications au-delà addition
- Soustraction : A - B = A + (~B + 1) — inverser B, Cin=1
- Incrément/Décrément : B=0, Cin=1 / B=1, Cin=0
- Comparateurs : Cout MSB indique A≥B (non signé)
- Compteurs : Chaîne FA avec retour → compteur binaire
- Multiplicateurs : Réduction produits partiels via additionneurs retenue économisée
- ALU : Cœur additionneur + unités logiques + décaleur
Notes implémentation FPGA/ASIC
- FPGAs modernes : Chaînes retenue dédiées (Xilinx CARRY4, Intel CARRY) — 1 FA par LUT
- ASIC : Cellule standard FA ~8-12 transistors ; optimiser vitesse/surface/puissance
- Vérification : Équivalence formelle, cas coins propagation retenue, closure timing
Du humble demi-additionneur aux additionneurs 64-bit Kogge-Stone dans CPUs modernes, circuits addition binaire exemplifient comment portes logiques simples composent en cœur arithmétique de tout calcul numérique.