Registres à décalage comme mémoire de base : Stockage FIFO en logique numérique
Pourquoi les registres à décalage qualifient comme éléments mémoire
En systèmes numériques, « mémoire » implique capacité retenir état dans le temps. Les registres à décalage y parviennent en cascade de bascules — chacune stockant un bit — en pipeline séquentiel. Bien qu'ils manquent accès aléatoire, leur comportement Premier-Entré-Premier-Sorti (FIFO) en fait blocs fondamentaux pour tamponnage données, conversion, et temporisation.
Caractéristiques mémoire fondamentales
- Stockage bits : Registre n bits comprend n bascules type D ou JK. Chaque front horloge décale mot entier d'une position.
- Accès séquentiel (FIFO) : Données entrent série (SIPO) ou parallèle (PISO) et sortent même ordre. Pas bus adresse ; temps accès = position × période horloge.
- Volatile : État perdu coupure alimentation (sauf hybride NVRAM/FRAM).
- Simplicité structurelle : Disposition régulière, répétitive ; logique contrôle minimale (juste Horloge, Enable, Clear, Série In/Out). Idéal macrocellules ASIC/FPGA.
Modes fonctionnels clés
| Mode | Entrée | Sortie | Usage principal |
|---|---|---|---|
| SISO | Série | Série | Lignes retard, tampon comms série |
| SIPO | Série | Parallèle | Extension GPIO, pilotage matrices LED |
| PISO | Parallèle | Série | Balayage clavier, lecture CAN |
| PIPO | Parallèle | Parallèle | Registres pipeline, maintien bus |
Applications canoniques
- Conversion Série↔Parallèle : Périphériques UART/SPI/I²C utilisent registres décalage pour désérialiser/sérialiser flux octets.
- Retard temporel / Pipeline : Retard latence fixe alignement signaux (ex. retard ligne vidéo, retards taps filtre numérique).
- Compteurs & Générateurs séquences : Compteurs Johnson (anneau tordu) et LFSR construits registres décalage avec rétroaction.
- Balayage clavier/keypad : PISO charge lignes matrice clavier ; décale données colonnes.
- Drivers LED/Affichage : SIPO (ex. 74HC595) étend 3 broches MCU à 8/16/32 sorties.
Limitations vs RAM
- Pas accès aléatoire → latence lecture O(n).
- Pas interface mémoire standard (pas bus adresse/données).
- Densité limitée (surface bascule >> cellule 1T/6T SRAM/DRAM).
Résumé
Les registres à décalage sont les « tapis roulants » de la logique numérique : stockage séquentiel simple, déterministe. Ils complètent RAM en gérant flux série, alignement temporel, extension E/S — tâches où leur nature FIFO est atout, pas contrainte.