Rôle des verrous (latches) dans le microprocesseur 8086
Verrous dans le 8086 : Stockage temporaire et synchronisation
Le microprocesseur 8086 utilise divers verrous (latches) comme éléments fondamentaux pour maintenir adresses, données, instructions et signaux de contrôle durant les cycles de bus et l'exécution d'instructions. Les verrous sont des éléments de stockage sensibles au niveau qui capturent l'entrée quand activés et la maintiennent jusqu'à la prochaine activation.
Fonctions clés des verrous dans le 8086
1. Verrou d'adresse (Démultiplexage AD0–AD15)
Le 8086 multiplexe adresse et données sur les mêmes 16 broches (AD0–AD15). Durant T1 d'un cycle de bus, l'adresse 16 bits de poids faible apparaît sur AD0–AD15. L'impulsion ALE (Address Latch Enable) déclenche des verrous externes 74LS373 (ou 8282/8283) pour capturer cette adresse. L'adresse verrouillée reste stable sur le bus d'adresse système (A0–A15) pour le reste du cycle (T2–T4) tandis que AD0–AD15 basculent sur les données.
2. Verrou d'adresse haute (A16–A19)
Les 4 bits d'adresse de poids fort (A16–A19) sont multiplexés avec les signaux de statut (S3–S6) sur broches séparées. Ils sont verrouillés de manière similaire via ALE (ou signal dédié) pour fournir l'adresse physique complète de 20 bits.
3. Verrous de données (Transceivers de bus)
Des verrous/transceivers bidirectionnels (ex. 74LS245, 8286/8287) tamponnent le bus de données (D0–D15). Ils isolent le CPU de la capacitance du bus système et maintiennent la donnée lue assez longtemps pour que le CPU l'échantillonne, ou maintiennent la donnée d'écriture du CPU jusqu'à ce que la mémoire/E/S la capture.
4. Verrous de file d'instructions (File de préchargement)
L'unité d'interface bus (BIU) du 8086 contient une file d'instructions FIFO de 6 octets implémentée avec verrous/bascules. Elle précharge des octets d'instruction pendant que l'unité d'exécution (EU) est occupée, permettant le pipelining.
5. Verrous de signaux de contrôle
Les signaux de contrôle internes (ex. acquittement interruption, sélection registre de segment, sélection opération ALU) sont verrouillés depuis les sorties de la microcode ROM pour maintenir un contrôle stable durant les instructions multi-cycles.
6. Verrous d'interruption
Des bascules front-descendantes (non sensibles au niveau) sur les entrées INTR et NMI capturent les demandes d'interruption. Le verrou INTR est effacé par le cycle INTA ; le verrou NMI est front-descendant et non masquable.
7. Verrous d'arbitrage de bus (HOLD/HLDA)
Des verrous maintiennent la demande HOLD et génèrent HLDA (Hold Acknowledge) après la fin du cycle de bus courant, accordant la maîtrise du bus au DMA ou un autre CPU.
Résumé
Sans verrous pour démultiplexer le bus adresse/données et maintenir les signaux à travers les cycles d'horloge, l'architecture de bus multiplexée dans le temps du 8086 ne pourrait pas fonctionner. Ils permettent au CPU de partager des broches pour différents usages à différents moments, réduisant le nombre de broches et le coût du boîtier.