Comprendre les timings ADC : Fréquence échantillonnage, Temps conversion, et Horloge

Le terme « temps d'horloge » n'est pas une spécification ADC standard. À la place, les ingénieurs travaillent avec un ensemble de paramètres temporels qui définissent la vitesse et la précision d'un convertisseur analogique-numérique. L'horloge interne ou externe de l'ADC pilote ces paramètres.

Paramètres temporels critiques

Relations horloge par architecture

• SAR (Approximation successive) : Une conversion par cycle horloge (ou N+1 horloges pour N bits). T_conv ≈ N/f_clk. f_s ≤ f_clk/(N+2).
• Pipeliné : Un étage par horloge. f_s élevée (jusqu'à f_clk), mais latence de plusieurs cycles.
• Flash : Une horloge par conversion (comparateurs + encodeur). f_s très élevée, faible résolution.
• Sigma-Delta (ΣΔ) : Horloge suréchantillonnage élevée (f_clk = 64–256 × f_s). Filtre décimation numérique fixe taux sortie.

Pourquoi le timing importe

• Bande passante : f_s doit être > 2× bande passante signal (Nyquist). Systèmes pratiques utilisent 5–10×.
• Performance dynamique : Jitter ouverture limite SNR : SNR_jitter = -20 log₁₀(2π f_in t_aj).
• Établissement : T_acq doit permettre entrée se stabiliser après commutation MUX ou interaction impédance source.
• Synchronisation système : Latence connue permet échantillonnage cohérent systèmes multi-canaux.

Conseils pratiques conception

1. Utiliser source horloge faible jitter (oscillateur quartz, PLL avec VCO propre).
2. Adapter impédance piste horloge ; terminer proprement pour éviter réflexions.
3. Fournir temps acquisition adéquat : T_acq ≥ 9 × (R_source + R_on) × C_échantillon pour établissement 16 bits.
4. Pour échantillonnage simultané (commande moteurs, réseaux phasés), utiliser ADC avec horloge partagée et délai d'ouverture apparié.