Taille de gravure en VLSI moderne : l'ère du 3 nm
En Very-Large-Scale Integration (VLSI), la taille de gravure (nœud de processus) désigne la dimension minimale imprimable — typiquement la longueur de grille de transistor ou le demi-pas métal. C'est la métrique principale pour densité, performance, efficacité énergétique.
État actuel (2024-2025)
- Production pointe : 3 nm (N3, N3E) par TSMC ; Intel 4 / 3 (densité comparable).
- Haut volume 5 nm / 4 nm : TSMC N5/N4, Samsung 4LPE, Intel 4.
- Mature 7 nm / 6 nm / 28 nm : Haut volume mainstream (auto, IoT, FPGA).
Pourquoi la miniaturisation compte
- Densité : ~100-200M transistors/mm² au 3nm → plus cœurs, cache, accélérateurs par die.
- Performance : Grilles plus courtes commutent plus vite ; capacité plus faible → fréquence plus haute ou tension plus basse.
- Puissance : Puissance dynamique par opération réduite ; critique pour mobile/datacenter.
- Coût/transistor : Historiquement décroît, mais coût wafer 3nm (~20k$+) challenge cette tendance.
Défis majeurs aux échelles atomiques
- Effets quantiques : Fuites tunnel, variabilité (fluctuation dopants aléatoire, rugosité bords lignes).
- Lithographie EUV : Défauts stochastiques, coût masques, limites débit.
- Goulot interconnect : Délai RC empire quand fils rétrécissent ; nouveaux métaux (Ru, Co), gaps air, rails alimentation enterrés (BPR) nécessaires.
- Densité thermique : Évacuation chaleur depuis logique 3D empilée (CFET, alimentation face arrière).
Au-delà du scaling planaire
L'industrie est passée au FinFET (transistor 3D) au 22/16nm, GAA (Gate-All-Around) nanosheets au 3nm, et futur CFET (Complementary FET) empilement. L'Intégration Hétérogène 3D (chiplets, HBM, packaging 2.5D/3D) délivre maintenant le scaling « Loi de Moore » plus que le shrink litho seul.