Fréquence d'horloge FPGA : signification et importance
La fréquence d'horloge FPGA est le taux auquel la logique synchrone interne du dispositif bascule, mesurée en MHz ou GHz. Elle définit directement le rythme maximal pour les transitions de machines d'états, les pipelines arithmétiques et les opérations de chemin de données.
Impact sur la performance
- Débit : Horloge plus haute → plus d'opérations par seconde (ex. un bloc DSP 300 MHz traite deux fois plus d'échantillons qu'à 150 MHz).
- Latence : Critique pour boucles de contrôle temps réel (entraînement moteur, formation de faisceaux RF) où le timing cycle-par-cycle est obligatoire.
- Fermeture de temporalité (Timing Closure) : À mesure que la fréquence augmente, respecter setup/hold à travers les délais de routage devient plus dur ; peut nécessiter pipelining, floorplanning, ou fréquence cible plus basse.
Flexibilité d'horloge
- Fixe vs programmable : Certains FPGA ont des PLL/DLL durcis avec fréquences de sortie limitées ; d'autres (ex. Xilinx UltraScale+, Intel Stratix 10) offrent des PLL fractionnaires pour ajustement fin.
- Multiples domaines d'horloge : Les conceptions utilisent typiquement plusieurs horloges (ex. 125 MHz pour Ethernet, 200 MHz pour DDR, 50 MHz pour UI). La logique de franchissement de domaine d'horloge (CDC) ajoute de la complexité.
Au-delà de la fréquence
La performance dépend aussi de l'architecture (tranches DSP, RAM blocs, ultraRAM), bande passante mémoire, sérialisation E/S, et optimisation de conception (retiming, partage ressources). Une conception à 200 MHz avec pipelining efficace surpasse souvent une conception mal temporisée à 300 MHz.