Pourquoi les verrous sont essentiels sur le bus multiplexé AD0-AD15 du 8086

Le microprocesseur Intel 8086 utilise un bus d'adresses/données multiplexé dans le temps (AD0-AD15) pour réduire le nombre de broches sur son boîtier DIP 40 broches. Ce choix de conception – transportant adresses mémoire pendant T1 et données pendant T2-T4 – crée un défi temporel fondamental que des verrous externes résolvent.

Le problème du multiplexage

Pendant chaque cycle bus :

1. État T1 : Adresse valide apparaît sur AD0-AD15 (et A16-A19/S3-S6)
2. États T2-T4 : Mêmes lignes transportent données lecture/écriture

Mémoire et périphériques E/S ont besoin de l'adresse stable pendant tout le cycle pour décoder sélections puces, piloter adresses ligne/colonne (DRAM), ou configurer registres périphériques. Mais le 8086 ne présente l'adresse que pendant ~125 ns (à 5 MHz) avant de l'écraser avec les données.

Comment les verrous résolvent ceci

Le 8086 fournit une impulsion ALE (Address Latch Enable) pendant T1. Des verrous transparents externes (typiquement 74LS373 verrous D octaux) capturent l'adresse quand ALE est haut et la maintiennent quand ALE tombe :

 8086 AD0-AD15 ───►┬──► 74LS373 ──► Bus d'adresses démultiplexé (A0-A15) │ ALE ──┘ (Actif haut, pulse pendant T1) 

Paramètres temporels critiques

• t_LHLL (Largeur impulsion ALE) : Min 60 ns @ 5 MHz
• t_AVLL (Adresse valide avant ALE bas) : Min 50 ns setup
• t_LLAX (Maintien adresse après ALE bas) : Min 30 ns
• Délai propagation 74LS373 : ~18 ns typique

Au-delà du démultiplexage de base

Synchronisation périphériques asynchrones

L'entrée READY du 8086 permet mémoires/périphériques lents d'insérer des états d'attente. Les verrous maintiennent adresse valide pendant ces cycles étendus, prévenant dégradation adresse qui corromprait rafraîchissement DRAM ou sélection registres périphériques.

Coordination contrôleur DMA

Quand le contrôleur DMA 8237 prend la maîtrise du bus, il utilise aussi ALE pour verrouiller adresses. La même circuitry verrou sert cycles CPU et DMA, assurant timing adresse cohérent quel que soit maître bus.

Exigences sous-système mémoire

• EPROM/ROM : Besoin adresse stable tout temps accès (150-450 ns)
• SRAM : Nécessitent setup/maintien adresse autour chip enable
• DRAM : Besoin séquençage adresse ligne (RAS) puis colonne (CAS)
• E/S mappée mémoire : Périphériques décodent adresse pour sélection registre

Considérations conception

En mode minimum (MN/MX̅ = 1), le 8086 génère ALE directement. En mode maximum, le contrôleur bus 8288 génère ALE depuis signaux statut (S0-S2). Dans les deux cas, deux 74LS373 (pour adresse 16 bits) ou trois (si verrouillage A16-A19) sont standard dans tout système 8086.

Perspective moderne : Cette architecture bus multiplexé, bien qu'économe en broches, est devenue goulot d'étranglement à fréquences plus hautes. Le 80286 et processeurs ultérieurs sont passés à bus adresses/données séparés, éliminant besoin verrous externes – mais la solution du 8086 reste exemple de manuel des compromis multiplexage temporel.