Nombre Bascules Compteur Mod-13 Ascendant : 4 Bascules Requises

Un **Compteur Mod-13 Ascendant** séquence à travers **13 états distincts** (0 à 12) avant de recycler. Le nombre de bascules (FF) requis est déterminé par le nombre d'états.

Le Calcul

Chaque bascule stocke 1 bit (2 états). N bascules stockent 2^N états.

Trouver N minimum tel que : 2^N ≥ Module

• 2³ = 8 (< 13) → **Insuffisant**
• 2⁴ = 16 (≥ 13) → **Suffisant**

Réponse : 4 Bascules.

Détails Implémentation

Encodage États

4 FF (Q3 Q2 Q1 Q0) fournissent 16 codes (0000–1111). Utiliser 13 (0000–1100). 3 codes sont **états inutilisés / « don't care »** (1101, 1110, 1111).

Logique Reset (Synchrone vs Asynchrone)

• Reset Synchrone (Préféré) : Décoder État 12 (1100). Prochain clock → État 0 (0000). Reset = Q3·Q2·Q1'·Q0' (Actif Haut). Propre, sans glitch.
• Reset Asynchrone : Même décodage pilote entrées CLR/CLR'. Risque glitches / conditions course. Nécessite timing soigné.

Auto-Démarrage / Prévention Verrouillage

États inutilisés (13, 14, 15) doivent transitionner vers état valide (généralement 0) au clock suivant, sinon compteur peut **se verrouiller** dans cycle mort. Vérifier logique états-suivants pour états inutilisés dans Karnaugh / synthèse.

Implémentation CI TTL / CMOS

• 74LS161 / 74HC161 (Binaire Synchrone 4-bit) : Charger « 0011 » (3) à Comptage Terminal (12) via chargement synchrone. Ou utiliser clear synchrone à 13.
• 74LS163 / 74HC163 (Binaire Synchrone w/ Clear Synchrone) : Clear à 13 (1101). Compte 0–12.
• Logique Programmable (PAL/GAL/CPLD/FPGA) : Machine d'états VHDL/Verilog. Synthèse gère encodage/reset.

Formule Générale

N_FF = ⌈log₂(Module)⌉

• Mod-13 → ⌈3,7⌉ = 4
• Mod-10 (Décennie) → ⌈3,32⌉ = 4
• Mod-16 → 4
• Mod-60 (Secondes/Minutes) → ⌈5,9⌉ = 6

4 Bascules est le minimum théorique et standard pratique pour un compteur Mod-13.