Combien de Bus de Données a un CPU ? Plongée Architecture
CPU Modernes Utilisent Multiples Bus Spécialisés — Pas un Unique "Bus Données"
Le concept de "bus de données" unique est dépassé. Processeurs contemporains (x86-64, ARMv8/9, RISC-V) emploient une hiérarchie d'interconnexions — chacune optimisée pour bande passante, latence, et fonction.
Interconnexions Primaires On-Package / On-Die
| Bus / Interconnexion | Fonction | Largeur / Bande Passante (Typique) | Exemples |
|---|---|---|---|
| Bus Mémoire (DDR) | CPU ↔ DRAM (RAM Système) | 64-bit (+8 ECC) par canal ; DDR5-5600 = 44,8 Go/s/canal | Dual-channel (128-bit), Quad-channel (256-bit), 8-canaux (Serveur) |
| Infinity Fabric / UPI / Mesh | Cœur ↔ Cœur, Cœur ↔ Cache, Cœur ↔ I/O Die (AMD) ; Cœur ↔ Mesh (Intel Xeon) | 256-512-bit par lien ; 200-400 Go/s agrégé | AMD Zen 3/4/5 liens CCX ; Intel Xeon Scalable Mesh/UPI |
| Bus Anneau / Ring Interconnect | Cœur ↔ LLC (Last Level Cache) ↔ System Agent (Client Intel) | 256-512-bit ; ~200 Go/s | Intel Core (Skylake–Raptor Lake) |
| Lignes PCIe (Root Complex) | CPU ↔ GPU, NVMe, NIC, Chipset | x16 (128 Go/s PCIe 5.0), x4 (32 Go/s) | Grand public : 20-24 lignes ; HEDT/Serveur : 64-128 lignes |
| DMI / Liaison Chipset x86 | CPU ↔ PCH (Chipset) → SATA, USB, LAN, PCIe extra | x4 ou x8 PCIe 3.0/4.0 (4-16 Go/s) | Intel DMI 4.0 x8 ; AMD Promontory 21 (PCIe 4.0 x4) |
| Moteur Affichage / Média | iGPU / Moteur Média ↔ Contrôleur Affichage (eDP/DP/HDMI) | Variable (interne) | Intel Xe, AMD RDNA2/3 iGPU |
Bus Microarchitecture Interne Cœur (Par Cœur)
- Unité Load/Store → Cache L1D : 2× 128-bit ou 256-bit (ports load + store).
- Cache L1I → Fetch/Decode : 32-64 octets/cycle.
- Cache L2 ↔ L1 : 64-128 octets/cycle (bus backside).
- Datapaths AVX-512 / SVE / AMX : Vecteurs internes 512-bit / 2048-bit.
Vue Niveau Système (Simplifiée)
[Package CPU] ├─ Cœur 0 ──┐ ├─ Cœur 1 ──┤ ├─ Cœur N ──┼── [Mesh / Anneau / Infinity Fabric] ── Cache L3 / System Agent / I/O Die ├─ iGPU ────┤ └─ I/O Die ─┘ │ ├─ Canaux DDR5 (Bus Mémoire) ├─ Lignes PCIe (GPU, SSD, NIC) └─ DMI / Liaison Chipset
Pourquoi "Combien ?" Est Mauvaise Question
Compter bus moins significatif que comprendre topologie, largeur, et protocole. CPU moderne a :
- Dizaines liaisons physiques indépendantes (chaque ligne PCIe = 2 paires différentielles TX+RX).
- Multiples domaines horloge (cœur, uncore, mémoire, PCIe).
- Interconnexions commutées paquets (pas bus parallèles partagés).
En résumé : Un CPU n'a pas "un bus de données." Il a un network-on-chip (NoC) connectant liens série haute vitesse spécialisés vers mémoire, E/S, et autres cœurs.